基于TIC6416的CACHE與外存一致性的實現(xiàn)

全部作者： 孟慶剛 陳勇 周正 趙成林 第1作者單位： 北京郵電大學 論文摘要： 高速緩存存儲器（Cache）介于CPU 和主存之間，它的工作速度數(shù)倍于主存，全部功能由硬件實現(xiàn)，并且對程序員而言是透明的。高速緩存技術的發(fā)明和使用是計算機科學發(fā)展史的重大發(fā)展，對于提高計算機系統(tǒng)性能起到了重要的作用。因此對高速緩存的機制和物理結構進行研究使非常有必要的。本文還針對TIC6416高速緩存與外存不1致的問題，提出了解決方案。 關鍵詞： 高速緩存 DSP 1致性 寫回 L2FLUSH (瀏覽全文) 發(fā)表日期： 2006年10月24日 同行評議：

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