fpga畢業(yè)設(shè)計開題報告
FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。以下是fpga畢業(yè)設(shè)計開題報告,歡迎閱讀。
1選題目的意義和可行性
在這個時間就是金錢的年代里,數(shù)字電子鐘已成為人們生活中的必需品。目前應(yīng)用的數(shù)字鐘不僅可以實現(xiàn)對年、月、日、時、分、秒的數(shù)字顯示,還能實現(xiàn)對電子鐘所在地點的溫度顯示和智能鬧鐘功能,廣泛應(yīng)用于車站、醫(yī)院、機場、碼頭、廁所等公共場所的時間顯示。隨著現(xiàn)場可編程門陣列( field program-mable gate array ,F(xiàn)PGA) 的出現(xiàn),電子系統(tǒng)向集成化、大規(guī)模和高速度等方向發(fā)展的趨勢更加明顯, 作為可編程的集成度較高的ASIC,可在芯片級實現(xiàn)任意數(shù)字邏輯電路,從而可以簡化硬件電路,提高系統(tǒng)工作速度,縮短產(chǎn)品研發(fā)周期。故利用 FPGA這一新的技術(shù)手段來研究電子鐘有重要的現(xiàn)實意義。設(shè)計采用FPGA現(xiàn)場可編程技術(shù),運用自頂向下的設(shè)計思想設(shè)計電子鐘。避免了硬件電路的焊接與調(diào)試,而且由于FPGA的 I /O端口豐富,內(nèi)部邏輯可隨意更改,使得數(shù)字電子鐘的實現(xiàn)較為方便。本課題使用Cyclone EP1C6Q240的FPGA器件,完成實現(xiàn)一個可以計時的數(shù)字時鐘。該系統(tǒng)具有顯示時、分、秒,智能鬧鐘,按鍵實現(xiàn)校準(zhǔn)時鐘,整點報時等功能。滿足人們得到精確時間以及時間提醒的需求,方便人們生活。
2 研究的基本內(nèi)容與擬解決的主要問題
2.1研究的基本內(nèi)容
數(shù)字時鐘是采用電子電路實現(xiàn)對時間進行數(shù)字顯示的計時裝置,由于數(shù)字集成電路的發(fā)展和石英晶體振蕩器的廣泛應(yīng)用,使得數(shù)字鐘的精度不斷提高。
數(shù)字時鐘系統(tǒng)的實現(xiàn)有很多,可以利用VerilogDHL語言在Quartus II里實現(xiàn)時、分、秒計數(shù)的功能。在芯片內(nèi)部存儲器設(shè)24個字節(jié)分別存放時鐘的時、分、秒信息。數(shù)字時鐘首先是秒位(共8位)上按照系統(tǒng)時鐘CLK進行計數(shù),存儲器內(nèi)相應(yīng)的秒值加1;若秒位的值達(dá)到60(110000),則將其清零,并將相應(yīng)的分位(共8位)的值加1;若分值達(dá)到60(110000),則清零分位,并將時位(共8位)的值加1;若計數(shù)滿 24(100100)后整個系統(tǒng)從 0開始重新進行計數(shù)。
本設(shè)計使用Cyclone EP1C6Q240的FPGA器件為核心,通過編寫程序,完成此電子時鐘的主要功能顯示時,分,秒,以及通過按鍵實現(xiàn)校準(zhǔn)時鐘主要功能,使用LED液晶屏顯示,分別顯示時,分,秒。并且能夠?qū)崿F(xiàn)附加功能----鬧鈴設(shè)置功能和整點報時。
2.2 擬要解決的問題
本設(shè)計電子鐘系統(tǒng)功能簡單,用Cyclone EP1C6Q240的FPGA器件為核心,通過編寫程序,完成此電子時鐘的主要功能。
本課題主要解決以下問題:
(1) 學(xué)習(xí)VerilogDHL語言、 運用Quartus II環(huán)境進行程序設(shè)計。
用VerilogDHL語言能進行綜合的電路設(shè)計,也可用于電路的仿真;設(shè)計的
規(guī)模是任意的,語言不對設(shè)計規(guī)模施加任何限制;內(nèi)置各種基本的邏輯門。便于改進和擴充,有利于本系統(tǒng)的研制,并使其性能更完備的。
(2) 在了解Cyclone EP1C6Q240的FPGA器件的基礎(chǔ)上設(shè)計程序。
對于Altera公司Cyclone系列EP1C6Q240芯片需要有所了解,數(shù)碼管顯示、
鍵盤輸入,都在芯片上分配各自的I/O口引腳,這樣就需要對各自的I/O口配置,并且編寫各自的程序,來實現(xiàn)各自的功能。與此同時,為了保護芯片,未使用的引腳都要設(shè)置三態(tài)輸入。
(3) Cyclone EP1C6Q240的FPGA器件的動態(tài)數(shù)碼管和顯示模塊程序的編寫。
需要了解EP1C6Q240內(nèi)部原理構(gòu)造,熟悉動態(tài)數(shù)碼管和顯示模塊的內(nèi)部功
能指令。
(4) 實現(xiàn)鬧鈴設(shè)置功能和整點報時的附加功能的程序編寫。
(5) 將各個模塊單獨調(diào)試成功后,進行整合,進行整體系統(tǒng)調(diào)試。
3 總體研究思路及預(yù)期研究成果
3.1總體研究思路
本設(shè)計通過在Quartus II編程、運用芯片,實現(xiàn)時間顯示。運用鍵盤對時間進行調(diào)時,并且設(shè)定鬧鐘和定時鬧鈴。設(shè)計系統(tǒng)由計時模塊、顯示模塊、鍵盤模塊、鬧鈴模塊、校時模塊6個模塊組成。
(1) 分頻模塊
晶體振蕩器是構(gòu)成數(shù)字式時鐘的核心,振蕩器的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計時的準(zhǔn)確程度,它保證了時鐘的走時準(zhǔn)確及穩(wěn)定。
石英晶體的選頻特性非常好,只有某一頻率點的信號可以通過它,其它頻率段的信號均會被它所衰減,而且,振蕩信號的頻率與振蕩電路中的R、C元件的數(shù)值無關(guān)。因此,這種振蕩電路輸出的是準(zhǔn)確度極高的信號。然后再利用分頻電路,將其輸出信號轉(zhuǎn)變?yōu)槊胄盘枴?/p>
本系統(tǒng)使用的晶體振蕩器電路給數(shù)字鐘提供一個頻率穩(wěn)定準(zhǔn)確的48MHz的方波信號,其輸出至分頻電路。經(jīng)分頻后輸出1HZ的標(biāo)準(zhǔn)秒信號CLK、4MHZ的按鍵掃描信號、1KHZ的按鍵去抖信號和500HZ用于報時模塊的輸入信號。
(2) 計時模塊
將時鐘的時、分、秒分成24個字節(jié),秒的個位為hour,十位為hour,以此類推到hour。數(shù)字時鐘首先是秒位(共8位)上按照系統(tǒng)時鐘CLK進行計數(shù),存儲器內(nèi)相應(yīng)的秒值加1;若秒位的值達(dá)到60(110000),則將其清零,并將相應(yīng)的分位(共8位)的值加1;若分值達(dá)到60(110000),則清零分位,并將時位(共8位)的值加1;若計數(shù)滿 24(100100)后整個系統(tǒng)從 0開始重新進行計數(shù)。
(3) 顯示模塊
靜態(tài)數(shù)碼管通過分頻模塊得到1Hz的頻率信號,加載于時鐘輸入端,最后通過氣短譯碼模塊一碼后在數(shù)碼管上顯示出來。
動態(tài)數(shù)碼管的8個數(shù)碼管分別由8個選通信號DIG0~DIG7來選擇。被選通的數(shù)碼管顯示數(shù)據(jù),其余關(guān)閉。但是本系統(tǒng)的時鐘是能夠?qū)崿F(xiàn)在同一時間內(nèi)顯示8個數(shù)碼管上的時間值,這樣就必須是的8個選通信號DIG0~DIG7分別單獨選通,同時在段信號輸入口加上對應(yīng)數(shù)據(jù)管上顯示的數(shù)據(jù),于是隨著選通信號的掃描就能實現(xiàn)掃描顯示的目的。
(4) 鬧鐘模塊
鬧鈴模塊用蜂鳴器實現(xiàn),當(dāng)系統(tǒng)時間走時到整點或者是鬧鈴設(shè)置的時間,蜂鳴器會響起。
(5) 鍵盤模塊
鍵盤模塊設(shè)有4個獨立鍵盤,功能分別為“設(shè)置”、“確認(rèn)”、“加/鬧鈴開關(guān)”、“減/整點報時開關(guān)”。系統(tǒng)內(nèi)通過編寫鍵盤調(diào)時的程序,進行調(diào)用來實現(xiàn)。
(6) 校時模塊
按下設(shè)置鍵可以進去Mode模式,選擇鬧鐘定時或者是時鐘校時?梢酝ㄟ^“加/鬧鈴開關(guān)”、“減/整點報時開關(guān)”兩個鍵的控制來實現(xiàn)調(diào)節(jié)鬧鐘定時功能或者調(diào)時的功能。
3.2研究預(yù)期成果
在Quartus II下程序調(diào)試成功,在FPGA的EP1C6Q240芯片上進行燒寫運行,可以成功初始化時間信息,并且更新時間:能顯示時間信息時、分、秒。液晶屏的第四行顯示時鐘調(diào)整文字。實現(xiàn)鍵盤控制程序,可以通過四個按鍵(設(shè)置、加鍵/鬧鐘開關(guān)、減鍵/整點報時開關(guān)、確認(rèn))對時間進行調(diào)時,先按下“設(shè)置”鍵,界面切換到調(diào)時界面,“加鍵”和“減鍵”分別對對應(yīng)時間值進行加“1”和減“1”修改。
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